두분 자세한 설명 감사 드립니다 :)

표로 한번 그려봤는데 윗 두분께서 말씀해주신 내용이 잘 맞아떨어지고 메뉴얼과도 잘 맞네요.

indexing이 0부터 시작하지 않는다는 것에 좀 눈이 팔려 있었는데...

IA-32e paging중 2MB페이지에 대한 제약사항들과(레퍼런스가 있네요.)

메모리가 4KiB로 정렬되어있다는 점, PML4, PDPTE, PDE각 각각 1,1,4개의 page(각 4KiB)로 되어있는 

전제조건으로 인해 1부터 indexing이 가능하다는 점을 이제야(ㅋㅋ) 이해하게 되었네요.ㅠ

아, 정말 공부해야 할 것이 많음을 느낍니다.

공부하면서 작성한 표를 첨부합니다.

의미가 있는셀은 초록색, 해당 단계에 반드시 있어야하는 규칙은 붉은색으로 표현했습니다.

저처럼(또 있을까..) 헤맨 분들에게 도움이 되면 좋겠네요 :)

그럼 토요일에 뵐께요!

이미지링크

인텔 메뉴얼을 찾아보니, 저희는 Intel에서 지원하고 있는 세가지 모드 중 IA-32e 를 사용하고 있더라구요.

2MB 페이징을 하게되면 위 그림과 같이 9bit + 9bit + 9bit + 21bit(2MB) 로 나뉘어서 페이징을 하게 됩니다.

소스코드에 주석으로 있던 Level 4/3/2가 각각 9bit씩 맡고 페이징을 하게 되는 것이죠.

말씀하신 0x1007은 현재 PDPTE의 시작 주소를 나타내고 있는 것은 맞습니다. 여기서부터 2^9(512)개의 페이지 엔트리(8byte) 가 모여서 하나의 페이지를 이루게 됩니다.

Linear-Address 를 Translation하는 과정에서 CPU는 현재 offset (인덱싱할 9bit)을 가지고 0x1007 에 위치하고 있는 페이지에서 인덱싱을 하게 됩니다.

예를 들면 Linear-Address의 38...30 bit가 0x02라고 하면, 다음 bit(29...21)들의 인덱싱을 담당하고 있는 PDE는 0x1007+0x02*8byte에 위치하고 있게 되는 페이지 엔트리에서 설명하고 있는 주소로 가봐라.. 라는 것이죠..

일단 소스코드랑은 다 맞아 떨어지는 것 같은데.. 여전히 다시 보면 헷갈리는군요 ㅎㅎ

즐거운 한 주 보내시고 토요일에 뵈요!

그렇지 않아도 토요일날 마지막시간에 페이징관련된 부분이 정리가 안되서ㅎㅎ

어제 쭉 그려봤는데요,

저희가 공부한 OS 커널의 구조와 원리에 나온 페이징기법 구현부분에 따라 맞춰봤었습니다.

아직 잘 이해가 안가서 달아주신 링크를 보고 있는데요,

디렉토리엔트리(1Kib, 1entry) -> 디렉토리엔트리(1Kib, 4entry) -> 페이지엔트리(4Kib, 4096entry)로 구성되는 것까지는

이해가 되는데,, 0x1007일때 앞의 1이 entry index로 여겨지는데

이게 왜 0부터 시작되지 않고 1부터 index가 시작되는지 명확하게 이해가 안가네요.

나중에 정리하시면 꼭 올려주세요. :)