어디에 써야할지 몰라서 혼자 끄적거려봅니다. 흐흡;;;

powerpc문서를 보다보면 address 로 접근 가능한 곳을 모두 storage 개념으로 표현하는데 상당분량 많이 설명됩니다. 그렇다면 power architecture에서 중요한 부분은 cache나 메모리, I/O를 어떻게 접근하고 쓰고 읽는지가 중요하다는 뜻인거 같은데요... 이 부분은 cell architecture 하고 많이 관련이 있는것 같습니다.


VEA모드에서 cache컨트롤이 가능하고 Timebase register가 있는 것으로 미뤄볼때 cell arch입장에서 보자면 병렬 프로세서가 storage에 접근할때 time critical하게 관리하겠다는 것같은데...


제가 생각하는게 맞을까요?

제가 생각하기에 VEA 모드는 chip 벤더들에 의해서 결정될수 있는 cache, memory, timer 등등을 위해 존재하는게 아닌가라고 생각합니다.
같은 architecture라 할지라고 실제 구현에 있어서 chip 벤더에 따라 cache, memory, timer등은 달라질수 있습니다. 때문에 VEA 모드는 이러한 chip간 차이를 위해 존재하는 부분이 아닐까라고 생각되는군요.

ARM에서의 프로세스 모드와 비슷한 거 아닐까요?
ARM에서는 어떤 레지스터들이 활성화되고 CPSR(내부동작을 모니터링하고 제어하기위한 레지스터)를 액세스할 수 있는 권리에 따라
Abort, FIQ, IRQ, Supervisor, system, undefined, user,
이렇게 나누지 않습니까?
PPC에서도 UISA, VEA, OEA로 나누어 특별한 레지스터를 액세스할 수있는 권리를 나누어 일반 Application이 실행되는 모드인 UISA에서는
ARM에서의 CPSR같은 레지스터는 액세스할 수 없게하여 시스템을 보호하기위해 나눈 것 아닐까요?
VEA는 UISA 가 엑세스 가능한 레지스터외에 TBL레지스터를
READ-ONLY로만 엑세스 가능하네요.. 일반 Application에서 더 파워풀한 카운터기능이 추가되는 것 같은데 저도 VEA의 정확한 목적이 뭔지는 모르겠지만 UISA에 단지 타이머기능이 강화되어 어떤 역활을 하는것 같네요..

또 한가지 조심스럽게 추측 되는것은 젠과 같은 가상머신을 위한 모드입니다. 보통 x86에서는 4가지 레벨을 사용하는데 0번이 OS 3번이 application이 사용합니다. 젠같은 경우host os가 0번을 사용하게 되고 guest os가 1번을 사용하게 됩니다. 따라서 host os의 스케줄링과 guest os스케줄링을 분리하기 위해 host os에서 가상 타이머를 만들어주게 되는데 이게 timebase register가 아닐까 생각되는군요

그래서 3가지 레벨을 만들었는지 모르겠네요

정찬성님 의견대로 그렇게 보는게 맞겠네요. 저는 user instruction set architecture, virtual instruction set architecture, operating instruction set architecture로 기억했었네요. (왜 그렇게 생각한거지. ㅡ_ㅡ;)
좀 더 봐야알겠지만 timebase register를 os virtualization과 연관짓는것은 다소 무리가 있지 않을까요? ㅎㅎ

ㅋㅋ 네 다소 비약이 있었는지 모르겠네요
저도 정찬성님의 의견에 동의합니다.

그런데 제가 궁금한것은 그 모드가 어떻게 사용되는가입니다.

제가 본 결과로는 VEA모드에서는 여러프로세서들이 공유자원을 어떻게 잘 써야하는지에 대한 내용이 많구요...
time base reagister는 다른 프로세서와 sync를 맞추기 위해 사용되는 것 같다 입니다.

혼자 상상의 나래를 펼치고 있습니다. ㅎㅎㅎ;;;